VLSI測試與可測試性設計

VLSI Testing and Design for Testability

學期

109-1

學分

0 學分

當期課號

5978

永久課號

IEE5650

開課單位

電子研究所

授課教師

趙家佐

校區

光復

類別

選修

上課時間表

節	週四
7 15:30–16:20	VLSI測試與可測試性設計 ED220（光復） 3 節連堂
8 16:30–17:20
9 17:30–18:20

* 根據陽明交大上課時間表所列

概述

Testing has becoming more and more importatnt as chip complexity grows. This course will contain topics related to VLSI testing, such as logic simulation, fault modeling, fault simulation, ATPG, BIST, etc. 電子研究所希望培育學生具備十項核心能力及三項基本素養(請參官網http://www.ee.nctu.edu.tw首頁之【學術研究】→【IEET】內容。 ※本課程將培育學生具備下述幾項核心能力: 1.1 固態電子或電路系統相關專業知識之能力 1.2 固態電子或電路系統之設計、實驗及分析數據之能力,並具有發掘、分析、獨立解決問題及創新思考的能力 1.3 使用電腦輔助軟體、儀器等工具的能力 ※本課程將培育學生具備下述幾項基本素養: 1 養成學生具備電子工程基礎與專業知識,並配合實作,達到理論與實務相結合之目的。使學生具備推論、分析、創新及整合能力。電子研究所希望培育學生具備十項核心能力及三項基本素養(請參官網http://www.ee.nctu.edu.tw首頁之【學術研究】→【IEET】內容。 ※本課程將培育學生具備下述幾項核心能力: 1.1 固態電子或電路系統相關專業知識之能力 1.2 固態電子或電路系統之設計、實驗及分析數據之能力,並具有發掘、分析、獨立解決問題及創新思考的能力 1.3 使用電腦輔助軟體、儀器等工具的能力 ※本課程將培育學生具備下述幾項基本素養: 1 養成學生具備電子工程基礎與專業知識,並配合實作,達到理論與實務相結合之目的。使學生具備推論、分析、創新及整合能力。電子研究所希望培育學生具備十項核心能力及三項基本素養(請參官網http://www.ee.nctu.edu.tw首頁之【學術研究】→【IEET】內容。 ※本課程將培育學生具備下述幾項核心能力: 1.1 固態電子或電路系統相關專業知識之能力 1.2 固態電子或電路系統之設計、實驗及分析數據之能力,並具有發掘、分析、獨立解決問題及創新思考的能力 1.3 使用電腦輔助軟體、儀器等工具的能力 ※本課程將培育學生具備下述幾項基本素養: 1 養成學生具備電子工程基礎與專業知識,並配合實作,達到理論與實務相結合之目的。使學生具備推論、分析、創新及整合能力。

先修科目

Logic Design, Computer Programming Language C or C++

備註

無備註

教學方式

教師未提供此項資料

評分方式

作業: Eight programming assignments 考試: Paper tests for midterm and final 評量: Midterm 30% Final 30% Assignments 40%

課程大綱

Logic Simulation

講授：

4
實作：

3
Fault Modeling

講授：

6
實作：

3
Fault Simulation

講授：

2
Combinational Test Generation

講授：

4
實作：

3
Sequential Test Generation

講授：

3
實作：

3
Design for Testability

講授：

4
實作：

3
Test Compression

講授：

3
實作：

3
Built-in Self-Test

講授：

4
Memory Testing

講授：

5
實作：

3

週次計畫

週次	主題
第 1 週	Course overview, Introduction to data structures of a gate-level netlist parser
第 2 週	Introduction to test process
第 3 週	Logic Simulation
第 4 週	Fault Modeling
第 5 週	Fault Modeling
第 6 週	Fault Simulation
第 7 週	Combinational Test Generation
第 8 週	Combinational Test Generation
第 9 週	Testability Analysis, Sequential Test Generation
第 10 週	Midterm, Sequential Test Generation
第 11 週	Design for Testability
第 12 週	Boundary Scan, Test Compression
第 13 週	Lab Scan-Chain Insertion, Test Compression
第 14 週	Test Compression, Built-in Self-Test
第 15 週	Built-in Self-Test, Memory Testing
第 16 週	Memory Testing
第 17 週	Lab Memory Testing, Memory Testing
第 18 週	Final Exam

教科書

# VLSI Test Principles and Architectures, Laung-Terng Wang, Cheng-Wen Wu, Xiaoqing Wen, Morgan Kauffman 2006. # Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits, M. Bushnell and V. Agrawal, Kluwer Academic Publishers, 2000. # Testing of Digital Systems, N. K. Jha and S. Gupta, Cambridge University Press, 2003. # Digital Systems Testing and Testable Design , M. Abramovici, M. A. Breuer and A. D. Friedman, IEEE Press, 1990.

Office Hours

地點: ED625
時間: Mon 4:30pm~6:30pm
聯絡方式: mango@faculty.nctu.edu.tw ext. 31671