電腦輔助邏輯電路設計

Computer Aided Logic Circuit Design

學期

111-2

學分

0 學分

當期課號

910297

永久課號

SESE20064

開課單位

系統工程與科技學士學位學程

授課教師

張德仁

類別

選修

上課時間表

節	週三
6 14:20–15:10	電腦輔助邏輯電路設計 3 節連堂
7 15:30–16:20
8 16:30–17:20

* 根據陽明交大上課時間表所列

概述

1. 本課程以實用電路設計為主軸,依序透過各電路範例程式的介紹。 2. 對於同一個電路範例引用數個不同的Verilog程式寫法,讓學生藉由比較分析,可得旁徵博引、舉一反三的學習效果。

先修科目

數位邏輯設計

備註

無備註

教學方式

教師未提供此項資料

評分方式

平時考(含小考、作業)30% 期中考30% 期末考40%

課程大綱

教師未提供此項資料

週次計畫

週次	主題
第 1 週	數位邏輯電路設計簡介 (1) 數位邏輯電路之實現方法 (2) 數位電路設計流程 2023-02-15(三) 時數：[2023-02-15]張德仁(3.00)
第 2 週	Verilog簡介 (1) 什麼是Verilog (2) Verilog程式設計流程 2023-02-22(三) 時數：[2023-02-22]張德仁(3.00)
第 3 週	Verilog簡介 (3) Verilog程式基本架構 (4) 模擬與測試平台 2023-03-01(三) 時數：[2023-03-01]張德仁(3.00)
第 4 週	Verilog資料類型 (1) 邏輯準位與信號強度 (2) 連接線資料 2023-03-08(三) 時數：[2023-03-08]張德仁(3.00)
第 5 週	Verilog資料類型 (3) 暫存器資料 (4) 向量資料與多進制表示 2023-03-15(三) 時數：[2023-03-15]張德仁(3.00)
第 6 週	Verilog資料類型 (5) 數字資料 (6) 陣列與記憶體資料 (7) 參數 2023-03-22(三) 時數：[2023-03-22]張德仁(3.00)
第 7 週	邏輯閘層次之敘述 (1) 基本邏輯閘 (2) 實例說明 2023-03-29(三) 時數：[2023-03-29]張德仁(3.00)
第 8 週	資料流層次之敘述 (1) assign連續指定 (2) 運算子 (3) 綜合範例 2023-04-05(三) 時數：[2023-04-05]張德仁(3.00)
第 9 週	期中考 2023-04-12(三) 時數：[2023-04-12]張德仁(3.00)
第 10 週	行為層次之敘述 (1) always程序結構區塊 (2) 阻隔性與非阻隔性指定敘述 2023-04-19(三) 時數：[2023-04-19]張德仁(3.00)
第 11 週	行為層次之敘述 (3) if-else敘述 (4)case、casez與casex敘述 (5) 迴圈敘述 2023-04-26(三) 時數：[2023-04-26]張德仁(3.00)
第 12 週	組合邏輯電路設計 (1) 何謂組合邏輯電路 (2) 一個設計範例(四位元2補數產生器) (3) 程式範例 2023-05-03(三) 時數：[2023-05-03]張德仁(3.00)
第 13 週	序向邏輯電路設計 (1) 何謂序向邏輯電路 (2) 一個設計範例 (3) 程式範例 2023-05-10(三) 時數：[2023-05-10]張德仁(3.00)
第 14 週	模組化與階層化設計 (1)模組化和階層化設計的觀念 (2) 模組例證 2023-05-17(三) 時數：[2023-05-17]張德仁(3.00)
第 15 週	模組化與階層化設計 (3) 自訂邏輯電路 (4) 函數 (5) 任務 2023-05-24(三) 時數：[2023-05-24]張德仁(3.00)
第 16 週	Verilog應用範例 (1) 去彈跳電路 (2) BCD除頻器 (3) 使用蜂鳴器產生音階聲音 2023-05-31(三) 時數：[2023-05-31]張德仁(3.00)
第 17 週	Verilog應用範例 (4) 0到999之BCD上數計數器 (5) 時分秒計時器 (6) 七段多工顯示之時分秒計時器 2023-06-07(三) 時數：[2023-06-07]張德仁(3.00)
第 18 週	期末考 2023-06-14(三) 時數：[2023-06-14]張德仁(3.00)

教科書

Verilog硬體描述語言實務(第三版) 作者: 鄭光欽、周靜娟、黃孝祖、顏培仁、吳明瑞出版社: 全華圖書出版日期: 2016/9/26

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