系統晶片設計
SOC Design
| 節 | 週三 |
|---|---|
7 15:30–16:20 | 系統晶片設計 ED220（光復） 3 節連堂 |
8 16:30–17:20 | |
9 17:30–18:20 |
* 根據陽明交大上課時間表所列
課程概述: 鑒於 IC 產品開發流程繁瑣,生產代價高昂,而 IC 設計工程師居於產品開發的最前端,對 IC 產品開發扮演者重要的角色。本課程旨在使參與者俱備成為全端 IC 設計師所需的技能和知識,能夠處理從前端設計到系統調試和嵌入编程的所有開發階段。完成課程後,參與者將掌握從概念到生產的 SOC 芯片設計流片的技能和知識。達到下面的學習目標: 1. 學習 FPGA 和 ASIC 上的 Verilog 和 HLS 設計實現 2. 實現 IP 並將其集成到 SOC 設計中 3. 實現 SOC 設計並在 FPGA 中驗證 課程說明: 本課程基於 Google Open-Source Silicon Program, 實驗使用 Efabless Caravel Harness”SoC。在此課程中我們將使用: Caravel SOC Harness Carvravel SOC FPGA 驗證平台
教師未提供此項資料
無備註
本課程非傳統的教學課程,主要以實作方式學習系統晶片設計,輔以設計觀念的介紹。要求參與者具備自主解決問題的動機。
• 作業/實驗:40% • 課堂考試:20 % • 上台口頭報告:10% • 分組期末專題:30%
設計流程工具: 1. Tools – Tcl, Perl, Makefile 2. IC Design flow 3. Simulator - Verilog, Coverage, assertion 4. Synthesis 5. Timing analysis 6. Verification Methodology
實驗: 1. Tool Installation ( Vitis HLS, Vivado, Iverilog, vtag) HLS 2. Lab#1 - FIR Filter (AXI master, AXI Stream) 3. Caravel SOC Simulation Environment, code tracer, RISC-V disassembler waveform 4. HLS - Design Analysis & Optimization 5. HLS/Verilog Lab - spiflash controller/device design, and AXI master/BRAM 6. Caravel SOC FPGA Implementation 7. User IP Integration with Caravel SOC 8. Final Project
設計方法: 1. Introduction to HLS and tools 2. VLSI Circuit Basics 3. Logic Design 4. Structure Design with HLS and Verilog 5. HLS pipeline, dataflow, datatype 6. Verification 7. Introduction to FPGA and its architecture 8. IC Design Flow 9. SOC module level specification & Design 10. Embedded Programming – 1st part
| 週次 | 主題 |
|---|---|
| 第 1 週 | 2023-09-13(三) |
| 第 2 週 | 2023-09-20(三) |
| 第 3 週 | 2023-09-27(三) |
| 第 4 週 | 2023-10-04(三) |
| 第 5 週 | 2023-10-11(三) |
| 第 6 週 | 2023-10-18(三) |
| 第 7 週 | 2023-10-25(三) |
| 第 8 週 | 2023-11-01(三) |
| 第 9 週 | 2023-11-08(三) |
| 第 10 週 | 2023-11-15(三) |
| 第 11 週 | 2023-11-22(三) |
| 第 12 週 | 2023-11-29(三) |
| 第 13 週 | 2023-12-06(三) |
| 第 14 週 | 2023-12-13(三) |
| 第 15 週 | 2023-12-20(三) |
| 第 16 週 | 2023-12-27(三) |
參考書 - 技術手冊,及開源設計
- 地點
- 教師未提供此項資料
- 時間
- 聯絡方式
- jiinlai@gmail.com