數位電路設計
Digital Circuit Design
| 節 | 週三 | 週五 |
|---|---|---|
3 10:10–11:00 | 數位電路設計 ED117（光復） 2 節連堂 | |
4 11:10–12:00 | ||
7 15:30–16:20 | 數位電路設計 ED117（光復） |
* 根據陽明交大上課時間表所列
This course aims to introduce the fundamental concepts, methods and tools of logic design and digital circuits. .
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無備註
Please refer to the announcement on the E3 platform.
Lab 1: 5% Lab 2: 5% Lab 3: 5% Exam 1: 30% Exam 2: 30% Exam 3: 30% (Total: 105%)
Boolean Algebra and Logic Gates
- 講授：
- 5
Gate-Level Minimization
- 講授：
- 6
Combinational Logic
- 講授：
- 6
Synchronous Sequential Logic
- 講授：
- 5
Registers and Counters
- 講授：
- 4
Memory and Programmable Logic
- 講授：
- 5
Digital Systems and Binary Numbers
- 講授：
- 3
| 週次 | 主題 |
|---|---|
| 第 1 週 | Syllabus / Chapter 1 Digital Systems and Binary Numbers 2024-02-21(三),2024-02-23(五) 時數：[2024-02-21]蔡孟勳(2.00) |
| 第 1 週 | Syllabus / Chapter 1 Digital Systems and Binary Numbers 2024-02-21(三),2024-02-23(五) 時數：[2024-02-23]蔡孟勳(1.00) |
| 第 2 週 | 2/28 Peace Memorial Day (no class) 3/1 Meichu Game (no class) 2024-02-28(三),2024-03-01(五) |
| 第 3 週 | Chapter 2 Boolean Algebra and Logic Gates 2024-03-06(三),2024-03-08(五) 時數：[2024-03-06]蔡孟勳(2.00) |
| 第 3 週 | Chapter 2 Boolean Algebra and Logic Gates 2024-03-06(三),2024-03-08(五) 時數：[2024-03-08]蔡孟勳(1.00) |
| 第 4 週 | 3/13 Chapter 2 Boolean Algebra and Logic Gates 3/15 Chapter 3 Gate-Level Minimization 2024-03-13(三),2024-03-15(五) 時數：[2024-03-13]蔡孟勳(2.00) |
| 第 4 週 | 3/13 Chapter 2 Boolean Algebra and Logic Gates 3/15 Chapter 3 Gate-Level Minimization 2024-03-13(三),2024-03-15(五) 時數：[2024-03-15]蔡孟勳(1.00) |
| 第 5 週 | 3/20 Chapter 3 Gate-Level Minimization 3/22 Business Trip (no class) 2024-03-20(三),2024-03-22(五) 時數：[2024-03-20]蔡孟勳(2.00) |
| 第 5 週 | 3/20 Chapter 3 Gate-Level Minimization 3/22 Business Trip (no class) 2024-03-20(三),2024-03-22(五) 時數：[2024-03-22]蔡孟勳(0.00) |
| 第 6 週 | Chapter 3 Gate-Level Minimization / Exam #1 2024-03-27(三),2024-03-29(五) 時數：[2024-03-27]蔡孟勳(2.00) |
| 第 6 週 | Chapter 3 Gate-Level Minimization / Exam #1 2024-03-27(三),2024-03-29(五) 時數：[2024-03-29]蔡孟勳(1.00) |
| 第 7 週 | Spring Vacation (no class) 2024-04-03(三),2024-04-05(五) |
| 第 8 週 | 4/10 Exam 1 4/12 Chapter 4 Combinational Logic 2024-04-10(三),2024-04-12(五) 時數：[2024-04-10]蔡孟勳(0.00) |
| 第 8 週 | 4/10 Exam 1 4/12 Chapter 4 Combinational Logic 2024-04-10(三),2024-04-12(五) 時數：[2024-04-12]蔡孟勳(1.00) |
| 第 9 週 | Chapter 4 Combinational Logic 2024-04-17(三),2024-04-19(五) 時數：[2024-04-17]蔡孟勳(2.00) |
| 第 9 週 | Chapter 4 Combinational Logic 2024-04-17(三),2024-04-19(五) 時數：[2024-04-19]蔡孟勳(1.00) |
| 第 10 週 | 4/24 Chapter 4 Combinational Logic 4/26 Chapter 5 Synchronous Sequential Logic 2024-04-24(三),2024-04-26(五) 時數：[2024-04-24]蔡孟勳(2.00) |
| 第 10 週 | 4/24 Chapter 4 Combinational Logic 4/26 Chapter 5 Synchronous Sequential Logic 2024-04-24(三),2024-04-26(五) 時數：[2024-04-26]蔡孟勳(1.00) |
| 第 11 週 | Chapter 5 Synchronous Sequential Logic 2024-05-01(三),2024-05-03(五) 時數：[2024-05-01]蔡孟勳(2.00) |
| 第 11 週 | Chapter 5 Synchronous Sequential Logic 2024-05-01(三),2024-05-03(五) 時數：[2024-05-03]蔡孟勳(1.00) |
| 第 12 週 | 5/8 Chapter 5 Synchronous Sequential Logic Chapter 6 Registers ad Counters 2024-05-08(三),2024-05-10(五) 時數：[2024-05-08]蔡孟勳(2.00) |
| 第 12 週 | 5/8 Chapter 5 Synchronous Sequential Logic Chapter 6 Registers ad Counters 2024-05-08(三),2024-05-10(五) 時數：[2024-05-10]蔡孟勳(1.00) |
| 第 13 週 | 5/15 Exam 2 5/17 Chapter 6 Registers ad Counters 2024-05-15(三),2024-05-17(五) 時數：[2024-05-15]蔡孟勳(0.00) |
| 第 13 週 | 5/15 Exam 2 5/17 Chapter 6 Registers ad Counters 2024-05-15(三),2024-05-17(五) 時數：[2024-05-17]蔡孟勳(1.00) |
| 第 14 週 | 5/22 Chapter 6 Registers ad Counters Chapter 7 Memory and Programmable Logic 2024-05-22(三),2024-05-24(五) 時數：[2024-05-22]蔡孟勳(2.00) |
| 第 14 週 | 5/22 Chapter 6 Registers ad Counters Chapter 7 Memory and Programmable Logic 2024-05-22(三),2024-05-24(五) 時數：[2024-05-24]蔡孟勳(1.00) |
| 第 15 週 | Chapter 7 Memory and Programmable Logic 2024-05-29(三),2024-05-31(五) 時數：[2024-05-29]蔡孟勳(2.00) |
| 第 15 週 | Chapter 7 Memory and Programmable Logic 2024-05-29(三),2024-05-31(五) 時數：[2024-05-31]蔡孟勳(1.00) |
| 第 16 週 | Exam 3 2024-06-05(三),2024-06-07(五) |
M. Morris Mano , Michael Ciletti, Digital Design: With an Introduction to the Verilog HDL, VHDL, and SystemVerilog, 6/e (Global Edition), Pearson FT Press
- 地點
- EC125C
- 時間
- By appointment.
- 聯絡方式
- tsaimh@cs.nycu.edu.tw