邏輯設計
Logic Design
| 節 | 週二 | 週五 |
|---|---|---|
3 10:10–11:00 | 邏輯設計 EE105（光復） 2 節連堂 | |
4 11:10–12:00 | ||
5 13:20–14:10 | 邏輯設計 EE105（光復） |
* 根據陽明交大上課時間表所列
學習數位系統基礎觀念以及數位系統設計
教師未提供此項資料
無備註
教學助教: TBD 教學方法: 投影片+板書
期中考試 (20%) x2 期末考試 (30%) Quizzes (30%)
教師未提供此項資料
| 週次 | 主題 |
|---|---|
| 第 1 週 | Number Systems and Conversion 2024-09-03(二),2024-09-06(五) 時數：[2024-09-03]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 1 週 | Number Systems and Conversion 2024-09-03(二),2024-09-06(五) 時數：[2024-09-06]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 2 週 | Boolean Expressions 2024-09-10(二),2024-09-13(五) 時數：[2024-09-10]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 2 週 | Boolean Expressions 2024-09-10(二),2024-09-13(五) 時數：[2024-09-13]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 3 週 | Boolean Algebra 2024-09-17(二),2024-09-20(五) 時數：[2024-09-17]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 3 週 | Boolean Algebra 2024-09-17(二),2024-09-20(五) 時數：[2024-09-20]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 4 週 | Application of Boolean Algebra 2024-09-24(二),2024-09-27(五) 時數：[2024-09-24]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 4 週 | Application of Boolean Algebra 2024-09-24(二),2024-09-27(五) 時數：[2024-09-27]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 5 週 | Karnaugh Maps 2024-10-01(二),2024-10-04(五) 時數：[2024-10-01]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 5 週 | Karnaugh Maps 2024-10-01(二),2024-10-04(五) 時數：[2024-10-04]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 6 週 | The first midtermIntroduction to Verilog (I) 2024-10-08(二),2024-10-11(五) 時數：[2024-10-08]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 6 週 | The first midtermIntroduction to Verilog (I) 2024-10-08(二),2024-10-11(五) 時數：[2024-10-11]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 7 週 | Multi-Level Gate Circuits 2024-10-15(二),2024-10-18(五) 時數：[2024-10-15]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 7 週 | Multi-Level Gate Circuits 2024-10-15(二),2024-10-18(五) 時數：[2024-10-18]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 8 週 | Combinational Cicuit Design and Simulation 2024-10-22(二),2024-10-25(五) 時數：[2024-10-22]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 8 週 | Combinational Cicuit Design and Simulation 2024-10-22(二),2024-10-25(五) 時數：[2024-10-25]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 9 週 | Multiplexers, Decoders, and PLD 2024-10-29(二),2024-11-01(五) 時數：[2024-10-29]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 9 週 | Multiplexers, Decoders, and PLD 2024-10-29(二),2024-11-01(五) 時數：[2024-11-01]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 10 週 | Latches and Flip-Flops 2024-11-05(二),2024-11-08(五) 時數：[2024-11-05]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 10 週 | Latches and Flip-Flops 2024-11-05(二),2024-11-08(五) 時數：[2024-11-08]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 11 週 | Registers and Counters 2024-11-12(二),2024-11-15(五) 時數：[2024-11-12]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 11 週 | Registers and Counters 2024-11-12(二),2024-11-15(五) 時數：[2024-11-15]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 12 週 | The second midtermIntroduction to Verilog (II) 2024-11-19(二),2024-11-22(五) 時數：[2024-11-19]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 12 週 | The second midtermIntroduction to Verilog (II) 2024-11-19(二),2024-11-22(五) 時數：[2024-11-22]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 13 週 | Analysis of Clocked Sequential Circuits 2024-11-26(二),2024-11-29(五) 時數：[2024-11-26]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 13 週 | Analysis of Clocked Sequential Circuits 2024-11-26(二),2024-11-29(五) 時數：[2024-11-29]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 14 週 | Derivation of State Graphs and Tables 2024-12-03(二),2024-12-06(五) 時數：[2024-12-03]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 14 週 | Derivation of State Graphs and Tables 2024-12-03(二),2024-12-06(五) 時數：[2024-12-06]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 15 週 | Reduction of State Tables and State Assignment 2024-12-10(二),2024-12-13(五) 時數：[2024-12-10]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 15 週 | Reduction of State Tables and State Assignment 2024-12-10(二),2024-12-13(五) 時數：[2024-12-13]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 16 週 | Sequential Circuit Design 2024-12-17(二),2024-12-20(五) 時數：[2024-12-17]董蘭榮(1.00) 董蘭榮(2.00) |
| 第 16 週 | Sequential Circuit Design 2024-12-17(二),2024-12-20(五) 時數：[2024-12-20]董蘭榮(1.00) 董蘭榮(2.00) |
Jr Charles H. Roth And Larry L. Kinney, Fundamentals of Logic Design, 7/e
- 地點
- 工五館767
- 時間
- by appointment
- 聯絡方式
- lennon@nctu.edu.tw