邏輯設計
Logic Design
| 節 | 週二 | 週五 |
|---|---|---|
3 10:10–11:00 | 邏輯設計 EE207（光復） 2 節連堂 | |
4 11:10–12:00 | ||
5 13:20–14:10 | 邏輯設計 EE207（光復） |
* 根據陽明交大上課時間表所列
This course helps students build the skills to design and understand digital circuits. By the end, students should be able to create logic systems, work with sequential designs, and apply state machines to solve real hardware problems.
None
無備註
TBD
作業 (~6次): 40% 考試 (期中): 30% 考試 (期末): 30%
教師未提供此項資料
| 週次 | 主題 |
|---|---|
| 第 1 週 | Digital systems overview and binary numbers 時數：[2026-09-08]王培勳(1.00) |
| 第 1 週 | Digital systems overview and binary numbers 時數：[2026-09-11]王培勳(2.00) |
| 第 2 週 | Boolean algebra basics 時數：[2026-09-15]王培勳(2.00) |
| 第 2 週 | Boolean algebra basics 時數：[2026-09-18]王培勳(1.00) |
| 第 3 週 | Boolean algebra operation 時數：[2026-09-22]王培勳(1.00) |
| 第 3 週 | Boolean algebra operation 時數：[2026-09-25]王培勳(2.00) |
| 第 4 週 | Karnaugh maps 時數：[2026-09-29]王培勳(1.00) |
| 第 4 週 | Karnaugh maps 時數：[2026-10-02]王培勳(2.00) |
| 第 5 週 | Gates and Combinational Circuits 時數：[2026-10-06]王培勳(2.00) |
| 第 5 週 | Gates and Combinational Circuits 時數：[2026-10-09]王培勳(1.00) |
| 第 6 週 | Logic Components 時數：[2026-10-13]王培勳(2.00) |
| 第 6 週 | Logic Components 時數：[2026-10-16]王培勳(1.00) |
| 第 7 週 | Logic Components II 時數：[2026-10-20]王培勳(2.00) |
| 第 7 週 | Logic Components II 時數：[2026-10-23]王培勳(1.00) |
| 第 8 週 | Sequential circuits-latches 時數：[2026-10-27]王培勳(2.00) |
| 第 8 週 | Sequential circuits-latches 時數：[2026-10-30]王培勳(1.00) |
| 第 9 週 | Sequential circuits- flip-flops 時數：[2026-11-03]王培勳(2.00) |
| 第 9 週 | Sequential circuits- flip-flops 時數：[2026-11-06]王培勳(1.00) |
| 第 10 週 | State diagrams and tables 時數：[2026-11-10]王培勳(2.00) |
| 第 10 週 | State diagrams and tables 時數：[2026-11-13]王培勳(1.00) |
| 第 11 週 | Registers and Counters 時數：[2026-11-17]王培勳(2.00) |
| 第 11 週 | Registers and Counters 時數：[2026-11-20]王培勳(1.00) |
| 第 12 週 | Memory units and programmable logic devices (PLDs) 時數：[2026-11-24]王培勳(2.00) |
| 第 12 週 | Memory units and programmable logic devices (PLDs) 時數：[2026-11-27]王培勳(1.00) |
| 第 13 週 | HDL models for sequential logic 時數：[2026-12-01]王培勳(2.00) |
| 第 13 週 | HDL models for sequential logic 時數：[2026-12-04]王培勳(1.00) |
| 第 14 週 | Finite state machines (FSMs) 時數：[2026-12-08]王培勳(2.00) |
| 第 14 週 | Finite state machines (FSMs) 時數：[2026-12-11]王培勳(1.00) |
| 第 15 週 | Introduction to VHDL/Verilog 時數：[2026-12-15]王培勳(2.00) |
| 第 15 週 | Introduction to VHDL/Verilog 時數：[2026-12-18]王培勳(1.00) |
| 第 16 週 | Course review and Final 時數：[2026-12-22]王培勳(2.00) |
| 第 16 週 | Course review and Final 時數：[2026-12-25]王培勳(1.00) |
TBD (電機系共用)
- 地點
- 工程四館541室
- 時間
- TBD
- 聯絡方式
- phwang@nycu.edu.tw