超大型積體電路設計導論
Introduction to VLSI Design
| 節 | 週四 |
|---|---|
5 13:20–14:10 | 超大型積體電路設計導論 EE105（光復） 3 節連堂 |
6 14:20–15:10 | |
7 15:30–16:20 |
* 根據陽明交大上課時間表所列
本課程介紹數位超大型積體電路設計的基本原理、設計方法及完整晶片設計觀念。課程由CMOS Inverter出發，逐步探討靜態與動態特性、CMOS邏輯電路、延遲與功耗分析、邏輯路徑最佳化、循序電路、同步時序、記憶體、互連及實體設計原理。課程亦介紹standard-cell-based design、邏輯合成、靜態時序分析、floorplanning、placement、clock-tree synthesis、routing及signoff等RTL-to-GDSII設計流程。
建議學已修習下列課程： 1. 邏輯設計 2. 數位電路與系統 3. 電子學(一), 電路學
無備註
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Final Exam: 30% Exercises: 40% Final Project: 25% Discussion and a flexible buffer to adjust final grades: 5%
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| 週次 | 主題 |
|---|---|
| 第 1 週 | Introduction to VLSI |
| 第 2 週 | MOSFET數位模型與CMOS基本原理 |
| 第 3 週 | 數位電路靜態特性 |
| 第 4 週 | 數位電路動態特性與功耗 |
| 第 5 週 | 組合邏輯設計 |
| 第 6 週 | 邏輯電路家族與設計權衡 |
| 第 7 週 | Logical Effort與邏輯路徑最佳化 |
| 第 8 週 | 循序電路與同步時序設計 |
| 第 9 週 | 算術電路與資料路徑設計 |
| 第 10 週 | SRAM與記憶體電路 |
| 第 11 週 | VLSI Layout、interconnect與寄生效應 |
| 第 12 週 | Standard Cell設計與靜態時序分析 |
| 第 13 週 | Floorplanning、Placement、Clock Tree與Routing |
| 第 14 週 | 低功耗設計、可靠度與晶片測試 |
| 第 15 週 | 先進VLSI技術、AI晶片與3DIC設計趨勢 |
| 第 16 週 | Final Exam |
主要教材 1. Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolić, Digital Integrated Circuits: A Design Perspective 2. Neil H. E. Weste and David Harris, CMOS VLSI Design: A Circuits and Systems Perspective
- 地點
- ED534
- 時間
- After class or by appointment
- 聯絡方式
- By email