數位積體電路設計實驗
Digital Integrated Circuits Design Laboratory
| 節 | 週三 |
|---|---|
9 17:30–18:20 | 數位積體電路設計實驗 ED101（光復） 3 節連堂 |
A 18:30–19:20 | |
B 19:30–20:20 |
* 根據陽明交大上課時間表所列
本課程講授數位積體電路的設計流程，包含 Full-Custom 設計流程與 Cell-Based 設計流程。課程內容涵蓋利用 EDA 設計軟體進行數位晶片的設計與驗證，包括 Full-Custom 設計所需的 schematic 繪製、HSPICE 模擬，以及利用 layout 軟體進行佈局設計，並進行 post-layout驗證；課程亦包含 Cell-Based 設計所需的 Verilog 設計與模擬、邏輯合成，以及自動佈局設計及驗證。 本課程透過多次設計實作，協助同學瞭解數位積體電路設計的完整流程。實作主題包含 加法器、乘法器，以及利用有限狀態機進行算術單元控制等設計，並需完成 數位積體電路單顆晶片的完整佈局與post-layout 驗證。本課程旨在訓練學生具備數位積體電路設計的基本能力，以銜接研究所在數位電路領域的相關專業課程。 本課程使用國家實驗研究院台灣半導體研究中心（TSRI）所提供的 EDA 軟體及製程，進行數位積體電路設計、模擬、佈局繪製、邏輯合成與自動佈局等實作。學生需投入相當時間進行操作與練習。由於本課程份量較重，建議同學在選修前先評估自身的學習時間與能力是否足夠。
(1) 需修習過超大型積體電路設計導論課程且及格者。 (2) 需有時間進行習題實作，以完成數位積體電路晶片之完整設計流程。
無備註
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Labs (40%), Midterm Project (30%), Final Project (30%)
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| 週次 | 主題 |
|---|---|
| 第 1 週 | Course Overview and Introduction to Full-Custom and Cell-Based Design Flows |
| 第 2 週 | Schematic Design (Virtuoso Schematic Editor) |
| 第 3 週 | HSPICE Simulation (HSPICE) |
| 第 4 週 | Layout Design-1 (Virtuoso Layout Editor) |
| 第 5 週 | Layout Design-2 (Virtuoso Layout Editor) |
| 第 6 週 | Physical Verification (Calibre) and Post-Sim (HSPICE) |
| 第 7 週 | Midterm Project (Multiplier Design) |
| 第 8 週 | Verilog Design-1 (VCS) |
| 第 9 週 | Verilog Design-2 (VCS) |
| 第 10 週 | Logic Synthesis (Design Compiler) |
| 第 11 週 | APR Layout Design-1 (Innovus) |
| 第 12 週 | APR Layout Design-2 (Innovus) |
| 第 13 週 | Physical Verification (Calibre) and Gate-Level Post-Sim (VCS) |
| 第 14 週 | Layout Practice-1 with ADFP |
| 第 15 週 | Layout Practice-2 with ADFP |
| 第 16 週 | Final Project (FSM + Arithmetic Unit) |
(1) Class notes. (2) J. M. Rabaey, Digital Integrated Circuits, 2nd ed., Prentice Hall, 2003. (3) James M. Lee, Verilog Quickstart: A Practical Guide to Simulation and Synthesis in Verilog, Springer, 1998. (4) Neil H. E. Weste and David Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 4th ed., Pearson, 2011.
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- ccyang@niar.org.tw