類比混合訊號電路設計特論
Special topics in analog mixed-signal circuit design
| 節 | 週五 |
|---|---|
6 14:20–15:10 | 類比混合訊號電路設計特論 EC122（光復） 3 節連堂 |
7 15:30–16:20 | |
8 16:30–17:20 |
* 根據陽明交大上課時間表所列
This course will introduce the fundamentals of various ADC/Wireline architectures. The content will cover the building blocks of ADC/Wireline and their non-idealities in practical circuits. Students will practice the design flow, starting with Matlab modeling, followed by circuit simulation with ideal blocks, and then replacing parts of these blocks with real circuits.
Microelectronics, Circuit theories, Introduction to analog integrated circuits
無備註
Reference: 1. Behzad Razavi, “Design of Analog CMOS Integrated Circuits,” McGraw-Hill, 2001. 2. Behzad Razavi, “Principles of Data Conversion System Design,” Wiley-IEEE Press, 1994.
Midterm exam 15%, Final exam 15%, Homework 40%, Final project 30% 本學期因部分課程時間受國定假日影響，為補足授課時數，期末考試及期末報告將另行安排於寒假期間(12/3和1/8)進行。請修課同學務必預留上述時間，以利順利完成課程評量。相關細節將於課堂中另行說明。
教師未提供此項資料
| 週次 | 主題 |
|---|---|
| 第 1 週 | Introduction to Course Content and Rating Rules Analog-to-Digital Data Converter (ADC) Overview 2026-09-11(五) |
| 第 2 週 | ADC Performance Indexes and Flash ADC 2026-09-18(五) |
| 第 3 週 | 中秋節 2026-09-25(五) |
| 第 4 週 | Sampling Theory and SAR ADC 2026-10-02(五) |
| 第 5 週 | 國慶日 2026-10-09(五) |
| 第 6 週 | Oversampling and Noise Shaping 2026-10-16(五) |
| 第 7 週 | Delta-Sigma Modulator 2026-10-23(五) |
| 第 8 週 | Pipelined ADC and Digital Calibration 2026-10-30(五) |
| 第 9 週 | Midterm Examination (ADC) 2026-11-06(五) |
| 第 10 週 | High-Speed Links Overview -SerDes standards and link sequence -Noise and signaling 2026-11-13(五) |
| 第 11 週 | High-Speed Links Circuits and Systems -Receiver circuits: AFE, DFE, adaptive algorithm 2026-11-20(五) |
| 第 12 週 | High-Speed Links Circuits and Systems -Receiver circuits: CDR, De-Multiplexer 2026-11-27(五) |
| 第 13 週 | High-Speed Links Circuits and Systems -Transmitter circuits: Driver, Multiplexer, FIR EQ 2026-12-04(五) |
| 第 14 週 | Phase-Locked Loop (PLL) -Introduction of PLL -Building Blocks in PLL 2026-12-11(五) |
| 第 15 週 | Phase-Locked Loop (PLL) -Phase noise and jitter -PLL Implementation and Simulation 2026-12-18(五) |
| 第 16 週 | 行憲紀念日 2026-12-25(五) |
| 第 17 週 | 預計12/30(三)時間地點待確定Final Examination (High-Speed Links/PLL) 2027-01-01(五) |
| 第 18 週 | 時間地點待確定Final Examination (High-Speed Final Project Report (ADC or High-Speed Links/PLL) 2027-01-08(五) |
| 第 19 週 | (If schedule delayed ) 2027-01-15(五) |
| 第 20 週 | (If schedule delayed) 2027-01-22(五) |
| 第 21 週 | 2027-01-29(五) |
教師未提供此項資料
- 地點
- 教師未提供此項資料
- 時間
- 教師未提供此項資料
- 聯絡方式
- 教師未提供此項資料